● 実験テーマ74
「PIC24F_GCシリーズによる、高速オシロの実験_3」
（実験_2の補正回路無しのATT回路では入力容量の影響で高域が低下する。改善したATT回路の実験をしてみました。）
※ 161115：
→ モノクロ・オシロに比較して、カラー・オシロの液晶画面のチラツキ感が多いのと、
画面更新間隔が長い（1秒）を、ソフト更新により、改善してみました。
プロジェクト名：「High_Speed_Oscillo_Test_5」としました。
詳細は、2016.11.11からの記事を参照してください。
以下、この実験の顛末記です。
■ 2016.1.9
・前から判っていたことだが、今迄の自作オシロで採用してきた簡易的な、1MΩインピーダンスの
入力ATT回路は、高域補正回路が省略されているので、スルー以外の電圧レンジでは、
入力容量の影響を無視できず高域レベルが低下する。
具体的にどの位低下するかも、自作オシロV4の時に、自作AC電圧計でデータを取ったことがある。
但し、HPには公開はしてない。
今回は仮にも、高速オシロの実験ということもあり、100kHzに於いてレベルが低下するのを何とか
したいという気持ちが強くなった。
スルー以外の電圧レンジで、100kHzに於いてレベル低下が無いATT回路を自分なりに目指したいと思う。
■ 2016.1.11
・せっかく実験テーマ71で作った「簡易F特自動測定装置」があるので、これで現状のATT回路の
F特を測定してみようと考えた。
簡易的な装置なので、これにも高域補正回路は省略してあるので、高域の弱点はあるが（後日追試するかも・・）
各レンジの相対比較に使うには問題ない。
※ 以下にその結果と自分なりの考察をアップしましたので参照してください。
■ 2016.1.12
・市販オシロの入力回路の定石として、入力ATTの抵抗とパラに、帯域補正用のCを入れることが
知られている。
しかし現状の多くのレンジに対し補正を正しく掛ける定数を設計する技量もノウハウも持ってない
し、出来たとしても改造のスペース等厳しく面倒なのでやりたくない。
もう少し簡単に出来ないものか？
WEB検索をしても、この辺を詳しく解説してるサイトは無かった。
そこで安価な中華オシロの入力ATT回路を調べてみた。
実験テーマ45で製作した中国製オシロ・キット（06204KPL）のpdf回路図である。
中華オシロでは、2段構えのATT構成になってた。
1段目では、1/1と、1/10をスライドSWで切替えるようになっていて、1/10側に、補正
の、1pFと、Cxが入るようになっている。（ただ、回路図上は、Cxはノン・マウントになっていた。）
1段目の電圧バッファアンプでインピーダンスを下げた後に、2段目のATTに接続している。
さらに2段目のATT抵抗は極端に低い抵抗値（249Ω+150Ω+100Ω）を使っている。
こんなに低い抵抗を使うのはたぶんノイズ対策だと思われるが、電流も食うし、オペアンプの周辺
定数としては一般的ではない。
しかし、この回路の狙いは解る。
帯域補正は、入力容量の影響を受けるハイ・インピーダンスの1段目のみで行い、バッファにて
インピーダンスを下げた後に、低い抵抗値で2段目のATTとすれば、各レンジの補正は必要なくなり
1段目の1/10時の補正だけで済む。
当然、レンジは、1,2段ATTTの組合せにはなるが。それはさほど問題ではない。
これを基にATT回路を考えることにした。
中華オシロでは、2つのATTの切替えを、2つのスライドSWで行っている。
リードアウトも必要なので、中点出力の有る特殊な、8ピンのスライドSWを使っている。
さすがに、この通りにはしたくない。
最初は今迄通り、1つのロータリ・ディップSWで切替えることを考えたが、アナログSWを2個、
又は、リレーとアナログSWの組合せが必要となる上、1箇所で、2つの切替え素子のコントロール
が必要となるため、ロータリ・ディップSW（電圧レンジ）の読込みと、切替パターンの出力を
別ポートでコントロールしないといけないので改造の手間のことを考えてこれは却下した。
■ 2016.1.13
・いろいろ検討した結果、中華オシロの入力回路と異なる部分は以下の通りとなった。
① 1段目のATT切替は、2回路2接点のスライドSWにし、2段目のATT切替は、現状の
ロータリ・ディップSW＋アナログSW（4対1*2回路（1回路のみ使用）：74HC4052）で行う。
（MPUはリードアウトだけ行う。）
② 2段目のATT抵抗は極端に低い抵抗値でなく、トータルで10Kに設定した。
③ ATT以降のアンプ回路の違いから、2段目の抵抗ATTの後にも、電圧バッファを入れた。
（入れても、ICの数は増えない）
ちなみに、中華オシロは、2段目のアンプは非反転アンプになっている。
④ これもアンプ構成の違いからなのだが、中華オシロは、最低レンジを、0.1Vとし、
1段目の1/1と1/10の切替えと、2段目の1/1、1/2, 1/5の切替えの組合せで
0.1V～ 5Vまでの、全6レンジ（2*3）としているが、
私は、最低レンジを、0.05Vとして後段アンプのゲイン設定をしているので、
ATTの組合せ（ロータリ・ディップSWの方は、'0'～'3'（1/1,
1/2, 1/5, 1/10)までの設定とした。）
は同じだが、0.05V～ 5Vまでの全7レンジ（2*4で8通りになるが、0.05Vからスタートしている
ので、1/1*1/10（'3'）=0.5Vレンジと、1/10*1/1（'0'）=0.5Vレンジがダブルので7通りになる。）
とした。
この辺は文章だけだと解りにくいので、このページ末尾に添付の最終回路図に、
ATT切替テーブル表を添付したので回路図とともに参照して頂ければと思います。
⑤ 補正用のトリマCは、入手性のよい20p（赤）のものを使うことにした。
※ ATT実験基板回路は、これです。→ 「高速オシロ用入力ATT実験回路」
・これからの実験の進め方だが、最初は、この部分だけの実験基板を組んで、回路の動作確認
を行い、良しとなったら、この基板のATT出力を、TEST_2号機のバッファ以降のアンプに入力して
表示確認を行うことにした。
その後、TEST_2の改造～ 動作確認という流れにしたい。
■ 2016.1.19
・ATT実験基板の製作が済んだ。
チェックに入る。
① 電源→ +5V=5.22V, -5V=-5.04V
② ATT（1/10）入力の、高域補正トリマの調整を試してみた。
最初は、一般的に知られている、方形波を入力して、ATT出力を確認し、その方形波のフォーム
を見て、アンダー及びオーバーシュートがないレベルまで合わせ込む方法を取った。
まあよくやる、10:1プローブの校正と同じである。
初段ATTを、1/10、次段ATTを、1/1にして、入力に、100kHz,
2Vの方形波を入力。
この状態で、ATT出力（次段）を観測し、高域補正トリマを回して、適当に補正が掛った状態
（アンダー及びオーバーシュートがない状態）まで合わせ込む。
もちろん、出力レベルは、0.2Vになる。
→ これは上手く行った。
以下にその時の様子と結果を示した。
・ATT出力（次段電圧バッファ出力）にて、各電圧レンジに於ける、F特を測定した一部の例を以下に示す。
＜上結果を説明します。＞
① ATTスルーの、0.05V/D（1/1）の時の特性は、100kHzまでほぼフラット。
細かく言えば、100kHzで、-0.5dBほど下がっている。
② ただ、レンジを切替えっていった場合の、約1kHzからの減衰（10kHzから顕著になる）は、殆ど無くなった。
(当然、全てZin= 1MΩにて）
まあ、スルーでも、100kHzで、-0.5dBほど下がっているので、その影響は各レンジに切替えっていった場合
も当然残る。（MAX100kHzで、-1.0dBほど）
③ 初段電圧バッファの入力10kをショートした場合と、ショートしない場合を試したが、特性に変化は無かった。
入力保護とダンピングRの意味で入れておくことにした。
④ 心配していた±5V電源コンディションだが、5.22V,
-5.04Vと思ったより下がっていなかった。
また、ATT出力をオシロで観測したが、ノイズは重畳してなかった。
■ 2016.1.22
・これで妥協とも考えたが、まだ、補正調整をした場合でも、若干ではあるが、100kHzに於けるレベルが低下している
のが気になる。
次の段階では、この実験基板の出力を、TEST_2号機の電圧バッファ以降のアンプ入力に接続して、実際の
波形表示を見てみるわけだが、その時には、もう少し精度の良い発振ソースを使ってやってみることにした。
その前に、今迄使ってきた自作DDS OSCの、100kHzに於けるレベルと、精度が良いと思われる、トラ技トライアル
シリーズの100kHzに於けるレベルを、比較的信頼のおける自作ACレベルメータ（本当は1台くらい市販の、
精度の良いACレベルメータが欲しいのだが・・・）で確認してみることにした。
その結果、自作DDS OSCは、100kHzに於けるレベルは、約0.96V（-0.35dB
但し、1V= 0dBとして）
一方、トラ技トライアルシリーズのDDS基板の、100kHzに於けるレベルは、-0.15dBほどしか落ちてい
ことを確認した。
これは、1V= 0dBとして逆算すると、0.983Vである。
（実測に当たっては、トラ技DDS基板のアンプ出力は、約2Vp-p固定なので、これを自作AC電圧計にて
確認。→ 1kHzにて0.65Vrmsで、100kHzでは0.639Vrms（-0.15dB）であった。）
以下に、トラ技DDS基板のアンプ出力を、ATT実験基板を介し、その出力をTEST_2号機の、バッファ出力以降
のアンプ入力に接続して、波形表示させ、その表示でレベル低下度合を確認してみた結果を示す。
考察コメントにもある通り、精度の良いOSCの出力で見ても、表示される波形から読み取ったレベルは、低い
ようである。
■ 2016.1.27
・補正以外で考えられることは、バッファアンプを、さらに帯域の広いものに交換してみる
ことだが、現行のMCP6022（帯域10M）の、5Vで使った場合のフルスイング帯域は、データシート
にグラフで載っており、400kまではフラットである。
もともと、1.5～3M帯域のオペアンプでは帯域を十分広くできなかったのでこれを採用している経緯
もあり、今回はオペアンプに関してはこのままで行くことにした。（何かのおり追試するかも？）
結局、今回は補正の方法で逃げることにした。（つまりは、サイン波について補正調整する方法になる。）
以下の手順である。
① まずは、方形波入力で補正（アンダー・オーバーシュートが無いレベルに合わせる）調整する。
② これだけでは、未だサイン波入力した時、100kでレベルが若干低下するので、再度トリマを
回して、レベルを若干上げ、フラットな特性になるようにする。
③ ここで、入力を方形波に戻し、目立ってオーバーシュート・アンダーシュートがないか確認する。
このように合わせても、③のオーバーシュート・アンダーシュートは殆ど気にならない程度だったので
今回はこれで妥協することにした。
もし方形波のフォームをまともに評価するような場合は、オシロのプローブを、10：1にして、さらに
オシロプローブの補正トリマを回せば綺麗に補正できるので、そのように使えばよいかと思う。
どうしてこような現象になるのか不勉強で解らないが、私はこう思っている。
方形波は、高次（n次）サイン波を無限に合成したもの（つまり無限の高調波を含む）と考えられる。
これに対して補正を掛けた場合と、単一のサイン波に対して掛けた場合とでは、方形波つまり
n次サイン波の合成に対して掛けた場合の方が、よりシビアなような感じがする。
その辺が関係しているのかなとも勝手に思っている。
方形波の補正で、サイン波入力の場合も帯域を確保できるようにするには、さらに入力回路を
高性能なもの（ディスクリート（FET）でOPアンプの前段バッファを組むとか・・・）にしないと駄目なのかも
しれない・・・
以下に、サイン波について補正を行った場合の、ATT回路のF特の例と、サイン波・方形波入力した場合
の波形サンプルを示した。
■ 2016.1.28
・これでATT実験基板での動作は良いようなので、この改造を、TEST_2号機に対して行おう
と思う。
ただ結構大幅改造となるので、極力元のATT回路の面影を残したままの改造としたい。
出来るだけ改造箇所を少なくすることを考えた。
まずアナログSWは、74HC4052（4対1 *2回路）でなく、74HC4051（8対1
* 1回路）のままにし
電圧レンジ切替周辺の回路（1, 2, 4pin（A, B, C）の3bitで切替）もそのままにする。
そうすると、アナログSWの後半4入力（X4～X7）が余るが、ここはGNDに落とす。
そして、レンジ切替ロータリディップSWの位置が、'4'～'7'の時は、液晶の電圧レンジのところに
"GND"と表示することにした。
この方針で、改造図面と、TEST_3号機としての図面を作成した。
またソフトも更新しHEXまで用意した。
■ 2016.1.29
・本日夕刻頃、改造が終わった。
・TEST_2号機、ATT改造後のチェックで、またもやノイズ問題発生
① 改造後→ HEX書込みOK
まずは、電源コンディション確認（稼働時）
+5V= 5.18V （ATT回路実験基板の場合：5.22V）
-5V= -4.95V （ATT回路実験基板の場合：-5.04V）
+3.3V=3.29V
AVCC=3.26V
② トリマ調整もOK
大方OKだが、1：1プローブ、50mV/D
ACレンジで、10uS/Dで測定表示した場合、波形に
重畳するノイズが多いような気がする。
今迄このレンジ条件では気が付かなかったのかは不明だが・・・
気になるのは、ATT回路実験基板の場合と比較して、+5Vと、-5Vが若干低下している点である。
＜調査＞
① -5Vラインのリップル波形を見てみた。
下の通り、以前取った波形より若干レベルは上がっているが、問題になるレベルではないようだ。
（+5VはLCフィルタが入っているので問題なし。）
② バッファアンプの、-5V側のパスコン0.1uに、100uをパラ接続すると若干、波形ノイズは少なくなるが、
もう実装するスペースがかなり厳しいので、これはやりたくない。
③ ATT回路実験基板で実験している時も、このレンジかどうだったかは覚えてないがメイン基板（TEST_2基板）
との、GND接続点を変えたら、ノイズがかなり減ったことを思い出した。
この時は、ATT回路実験基板の、AGNDと、メイン基板の、3.3VレギュレータのGNDフィン（広いGND電極）
をクリップで接続したらよくなった。
RCAコネクタに近いAGNDとの接続では駄目だった。
結局、電源近くで、AGNDと、DGNDを接続しているのだが、これとは別に、RCAコネクタの、AGNDと、
その近くに来ている、DGNDを接続したら、ノイズが、かなり減り、波形に重畳するノイズも殆ど見えなくなった。
（もっとも厳しいレンジで）
■ 2016.1.30
・これで妥協した点もあるが、何とか実験目的を達したと思うので、このプロジェクトは、ここまでで
クローズしたい。
最後に、TEST_3号機でトラ技トライアルシリーズの、DDS基板のアンプ出力を観測した例を、
このページトップにアップしました。
参照してください。
---＜ここから、追試：「チラツキ感と、表示更新間隔の改善」の記事＞-------------------------------------
■ 2016.11.11
・PIC24FGCシリーズ高速オシロに対しても、実験テーマ52の、カラー版2CHオシロV6と同じ
処置をして改善を試みた。
改善の方法等は、基本、実験テーマ52の、2016.11.7からの記事と同じなので参照してください。
結果的には、そんなに問題なく上手く行く。
ただ、1ヶ所だけ面倒なところあり。
それはトリガ・カーソルの表示である。
今迄、表示更新ごとに、全画面クリアしてたので問題なかったが、それをやめて、波形線のみ
クリアするようにしたので、カーソルを移動すると、その前のカーソル表示も残ってしまう。
これは、ロータリ・エンコーダ読込み関数のところで、回転有りが検知されたら、
カーソルの、Y座標をインクリメントか、ディクリメントする前に、現在位置のカーソル
をクリアするように修正したら、上手く行く。
ただこれでも、カーソルがセンター位置にある時は、座標線を再描画する時、黄色のカーソル線
の上に、茶の座標線が重なるので、カーソルが、ブリンクしているように見えるが、かえって
センター位置にトリガ点があることが判って良いと、良い方に解釈して、良しとした。
まあ、ホールドすれば、問題なくカーソルも綺麗に表示されるので問題はない。
■ 2016.11.14
・久しぶりにソースを見直すと、結構な確率で、無駄な記述に、気付く場合が多い。
今回もそんな、無駄な記述を発見してしまったので、修正しておいた。
→ グローバル変数宣言と、他2ヶ所で、Index変数があるが、これは、
オリジナル・ソース（後閑さん）の、BTモジュールのコマンド受信バッッファ用Indexであって、
今回は使ってない。
DMA転送はハードで自動的に行われるので、Indexは必要ない。よってコメントアウトにて削除した。
＜最終回路図＞
・こちらから、どうぞ→ 「PIC24F_GC_高速オシロ実験回路_3（1/2）」 ： デジタル部＋アナログ部2
「PIC24F_GC
高速オシロ実験回路_3（2/2）」 ： アナログ部1
＜最終ソース＞
・こちらから、どうぞ→ High_Speed_Oscillo_Test_3.c
※ メイン・ソースを更新しました。161115→ High_Speed_Oscillo_Test_5.c
※ この他に、QVGA液晶ライブラリと、フォントデータ（ヘッダファイル）が必要ですが、
それは、テーマ72のと同様なので、そちらを参照してください。
