このような、RS-FFの動作を次のような状態図というもので
表すことが可能です。
なお、シーソーの右側が上がった状態を、出力１と定義しています。
セットとリセット信号により、出力は 0 と 1の間を遷移します。
この状態図から遷移表というものを作成することが可能です。
その例を以下に示します。
なお、入力の S(Set） と R(Reset）は重りを乗せた状態を１
と定義しています。
遷移表の X は、2つの重りをシーソーの両端に同時に乗せる
ことを禁止するという意味です。同じ重りの場合シーソーが釣り
合ってしまい、出力は ０でも 1でもない状態となります。
これはもはや、論理回路ではありません。
この遷移表を作成することが、順序回路を設計する場合の
原点になります。これは、組合せ回路における真理値表と
同じ位置付けです。
ここで、順序回路の一般的な設計手順を示しておきます。
① 遷移表を作成する。
② 論理式で表し、簡略化する。
③ 論理回路記号（MIL記号）で表す。
なお、②の簡略化については、第5章で述べた手法を用います。
次節では、これらの手順をいくつかのフリップフロップ回路を例に
解説します。
本節では、フリップフロップ回路（以下FFとする）について説明します。
はじめに、その分類を示します。
① RS-FF （リセットセット フリップフロップ）
② T-FF （トグル フリップフロップ）
③ JK-FF （ＪＫ フリップフロップ）
④ RST-FF （リセットセットトグル フリップフロップ）
⑤ D-FF （ディレイ フリップフロップ）
これらの動作上の違いを理解して下さい。
なお、次章で述べるレジスタやカウンタは、これらのフリップフロップを
元に構成したものです。
10.3.1 RS-FF
このRSフリップフロップは、すべてのFFの基本となるものです。
先に述べたように、リセットという入力が1になると、現在の状態に
かかわりなく 出力は無条件に 0となります。逆にセットという入力が
1になると、 出力は 無条件に 1になります。
入力がともに 0 であれば、その前の状態を保持します。
なお、2つの入力(R,S)は互いに矛盾するため、これらが
同時に1になることは禁止されています。
以下に示す遷移表は、このRS-FFの動作を記述しています。
この表から、次の状態Qn を求めます。
上の表から、次の状態Qn を入力(S,R)とQを用いて表します。
すなわち、現在の状態 Q は一種の入力とみなします。
この論理式を、カルノー図を用いて簡略化します。
結果を以下に示します。
（なお、禁止されている状態は×で表します。）
これより次の式が成立します。
これらの式を特性方程式と呼びます。
1番目の式は、リセットとセットが同時に1となる
状態を禁止するためのものです。
2番目の式についてその否定をとり、ド・モルガンの定理を用いて
変形すると、次の式が得られます。
これより、NOR回路2個を用いて以下に示す回路図が得られます。
このように、RS-FFは2入力のNOR回路を用いて実現する
ことができます。
このRS-FFの動作を示すタイムチャートを、以下に示します。
時間軸上での動作を十分理解して下さい。
次に、この回路をNAND回路を用いて表現してみましょう。
上の論理式を変形すると次のような式が得られます。
これより、以下の回路図が得られます。
入力のSとRが負論理となっている点に注意が必要です。
10.3.2 Ｔ-FF
T-FFはトグル、もしくはトリガーフリップフロップの略で、
入力 Tの立上りで、出力 Qが反転します。
このT-FFの遷移表は以下の通りです。
この表の左半分から論理式を求めます。 結果は次のようになります。
これらをMIL記号を用いて表現すると、以下に示す回路図（１番上）が
得られます。
次に、上の遷移表の右半分を使用して、このT-FFをRS-FFを用いて
構成する手法について説明します。
記号の「－」は、0と1のどちらでもよいことを示しています。
ここでは 0とみなすと、以下の式が得られます。
これより、上の中央の回路図が得られます。
なお、このT-FFを簡略化した記号（図の下）で表すことがあります。
次にこのT-FFのタイムチャートを示します。
上の図で、入力信号 T = 1の幅が狭いことに注意して下さい。
もし、T = 1が長くなると出力Qは 0 → 1 → 0 というように、
発振します。これを防ぐため、Tの立ち上り後出力 Qが変化
する前に、T = 0とする必要があります。
このようなT-FFを、パルス型T-FF（もしくはAC型T-FF）と呼びます。
このような、入力Tの制約をなくしたT-FFをDC型T-FFと呼びます。
ここで説明するスペースがありませんので、その内容については
参考書等で勉強して下さい。
10.3.3 JK-FF
ＪＫ－ＦＦ はRS-FFに似ていますが、J＝K＝1で出力
Qが
反転する点が異なります。
（RS-FFでは、R＝S＝1は禁止されていました。）
この遷移表は、次のようになります。
この遷移表から、以下のカルノー図が得られます。
これより、簡略化された式が求まります。
この式をMIL記号を用いて表現すると、
次のようになります。
なお、このJK-FFを簡略化した記号（図の下）で表すことがあります。
次にこのJK-FFのタイムチャートを示します。
ここで示したJK-FFはクロックパルスのないタイプです。
2つの入力J,Kが同時にHになるとき、出力 Qが反転しますが、
現実には同時に変化する状態を作ることは極めて難しく、
微小な時間だけずれを生じることがほとんどです。
この時間のずれをハザードと呼び、これによる誤動作を防ぐ
対策が必要になります。
そこで考え出されたのが、クロックパルスのあるJK-FFです。
その回路構成はやや複雑です。興味のある人は、参考書等で
確認して下さい。
10.3.4 RST-FF
RST-FFはRS-FFにT-FFの機能が付加されたものです。
その遷移表を示します。 （記号の”×”は禁止状態を示します。）
この表の左半分から、次の式が導かれます。
一方、この RST-FFを RS-FFを用いて実現する手法
について説明します。
上表の右半分に注目して下さい。
ここで記号の”－”は 1と0のいずれでもよいことを示します。
例えば、上から2段目で出力 Qが1から 1となっていますが、
セット（Si=1）されたのか、あるいはセットもリセットもされなかったのか
のいずれかです。しかし、リセットされたのではないことは明らかです。（Ri=0)
ここで、Si と Ri を R,S,T,Q を用いて表し、簡略化すると次式が得られます。
これより、次の回路図が導かれます。
最後にこのRST-FFのタイムチャートを示します。
なお、このRST-FFもT-FFと同様、T=1の期間が長くなると、
出力 Qが発振するので、注意が必要です。
10.3.5 D-FF
D-FFの’D’はDelayの意味で、1クロックの遅延素子として
重要なフロップフロップです。
この遷移表は以下のようになります。
この D-FF を RS-FFを用いて実現します。
内部入力は、以下のように表されます。
これより、次のような回路図が得られます。
最後に、このD-FFのタイムチャートを示します。
本章では、最も単純な順序回路とフリップフロップについて学習しました。
次の11章では、この順序回路の応用例を紹介します。
